高速小容量儲存器。
在計算機儲存系統的層次結構中，介於中央處理器和主儲存器之間的高速小容量儲存器。它和主儲存器一起構成一級的儲存器。高速緩衝儲存器和主儲存器之間資訊的排程和傳送是由硬體自動進行的。
某些機器甚至有二級三級快取，每級快取比前一級快取速度慢且容量大。
在計算中，快取記憶體（cache）是儲存資料的硬體或軟體元件，以便可以更快地滿足對該資料的將來請求。儲存在快取中的資料可能是早期計算的結果，也可能是儲存在其他位置的資料的副本。
CPU快取記憶體是由計算機的中央處理器(CPU)使用的硬體快取，用於降低從主記憶體訪問資料的平均成本(時間或能量)。快取是一種更小、更快的記憶體，位於更靠近處理器核心的位置，儲存來自經常使用的主記憶體位置的資料副本。
大多數cpu都有不同的獨立快取，包括指令快取和資料快取，其中資料快取通常組織為多個快取級別(L1、L2、L3、L4等)的層次結構。
所有現代(快速)CPU(除了少數特殊的例外)都有多個級別的CPU快取，第一個使用快取的cpu只有一級快取。與後來的一級快取不同，它沒有被分成L1d(用於資料)和L1i(用於指令)。
分離式L1高速緩衝儲存器始於1985年的R2000 MIPS處理器，1993年的英特爾奔騰處理器成為主流，1997年的ARMv5TE處理器成為嵌入式CPU市場的主流。在2015年，甚至低於美元的SoC也分裂了L1快取。
它們還有L2快取，對於較大的處理器，還有L3快取。L2快取通常不被分割，它充當已經分割的L1快取的公共儲存庫。多核處理器的每個核心都有一個專用的L1快取，通常不會在核心之間共享。
L2快取和更高級的快取可以在核心之間共享，L4快取目前並不常見，通常是在(一種形式的)動態隨機訪問記憶體(DRAM)上，而不是在靜態隨機訪問記憶體(SRAM)上，在一個單獨的die或chip上(例外情況下，該形式的eDRAM用於從L1到所有級別的快取)。
歷史上L1也是這種情況，而更大的晶片允許整合它和所有的快取級別，最後一層可能除外。每一個額外的快取級別都趨向於更大，並以不同的方式優化。
存在其他型別的快取(它們不計入上面提到的最重要的快取的“快取大小”)，比如translation lookaside buffer (TLB)，它是大多數cpu擁有的記憶體管理單元(MMU)的一部分。
高速緩衝儲存器是存在於主存與CPU之間的一級儲存器， 由靜態儲存晶片(SRAM)組成，容量比較小但速度比主存高得多， 接近於CPU的速度。
Cache儲存體：存放由主存調入的指令與資料塊。
地址轉換部件：建立目錄表以實現主存地址到快取地址的轉換。
替換部件：在快取已滿時按一定策略進行資料塊替換，並修改地址轉換部件。
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